MARCELLI, ANDREA
MARCELLI, ANDREA
DIPARTIMENTO DI INGEGNERIA DELL'INFORMAZIONE, ELETTRONICA E TELECOMUNICAZIONI
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Eight-bit vector softfloat extension for the RISC-V spike simulator
2025 Marcelli, Andrea; Cheikh, Abdallah; Barbirotta, Marcello; Mastrandrea, Antonio; Menichelli, Francesco; Olivieri, Mauro
HD-CBBIN: A Lightweight Approach for Contextual Bandit Learning in Real-Time Applications
2025 Angioli, M.; Rosato, A.; Barbirotta, M.; Martino, R.; Marcelli, A.; Mastrandrea, A.; Olivieri, M.
Implementing the RISC-V Debug Specification on an Interleaved Multi-Threading Core
2026 Marcelli, Andrea; Pisani, Marco; Angioli, Marco; Martino, Rocco; Mastrandrea, Antonio; Olivieri, Mauro
Re-Architecting RISC-V: A 64-Bit Take on Interleaved Multi-threading
2026 Marcelli, A.; Pisani, M.; Martino, R.; Cheikh, A.; Menichelli, F.; Olivieri, M.
| Titolo | Data di pubblicazione | Autore(i) | File |
|---|---|---|---|
| Eight-bit vector softfloat extension for the RISC-V spike simulator | 2025 | Marcelli, Andrea; Cheikh, Abdallah; Barbirotta, Marcello; Mastrandrea, Antonio; Menichelli, Francesco; Olivieri, Mauro | |
| HD-CBBIN: A Lightweight Approach for Contextual Bandit Learning in Real-Time Applications | 2025 | Angioli, M.; Rosato, A.; Barbirotta, M.; Martino, R.; Marcelli, A.; Mastrandrea, A.; Olivieri, M. | |
| Implementing the RISC-V Debug Specification on an Interleaved Multi-Threading Core | 2026 | Marcelli, Andrea; Pisani, Marco; Angioli, Marco; Martino, Rocco; Mastrandrea, Antonio; Olivieri, Mauro | |
| Re-Architecting RISC-V: A 64-Bit Take on Interleaved Multi-threading | 2026 | Marcelli, A.; Pisani, M.; Martino, R.; Cheikh, A.; Menichelli, F.; Olivieri, M. |