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A space-rated soft IP-core compatible with the PIC®hardware architecture and instruction set
2018 Blasi, L.; Mastrandrea, A.; Menichelli, F.; Olivieri, M.
Dosimetric characterization of an irradiation set-up for electronic components testing at the TOP-IMPLART proton linear accelerator
2019 Bazzano, G.; Ampollini, A.; Blasi, L.; Cardelli, F.; Cisbani, E.; De Angelis, C.; Delle Monache, S.; Mastrandrea, A.; Menichelli, F.; Nenzi, P.; Olivieri, M.; Palmerini, G. B.; Picardi, L.; Piccinini, M.; Ronsivalle, C.; Sabatini, M.; Vigli, F.
An fpga-based risc-v computer architecture orbital laboratory on a pocketqube satellite
2020 Blasi, L.; Vigli, F.; Farissi, S. M.; Mastrandrea, A.; Menichelli, F.; Nascetti, A.; Olivieri, M.
A RISC-V fault-tolerant microcontroller core architecture based on a hardware thread full/partial protection and a thread-controlled Watch-dog timer
2020 Blasi, L.; Vigli, F.; Cheikh, A.; Mastrandrea, A.; Menichelli, F.; Olivieri, M.
Fault resilience analysis of a RISC-V microprocessor design through a dedicated UVM environment
2020 Barbirotta, M.; Mastrandrea, A.; Menichelli, F.; Vigli, F.; Blasi, L.; Cheikh, A.; Sordillo, S.; Di Gennaro, F.; Olivieri, M.
| Titolo | Data di pubblicazione | Autore(i) | File |
|---|---|---|---|
| A space-rated soft IP-core compatible with the PIC®hardware architecture and instruction set | 2018 | Blasi, L.; Mastrandrea, A.; Menichelli, F.; Olivieri, M. | |
| Dosimetric characterization of an irradiation set-up for electronic components testing at the TOP-IMPLART proton linear accelerator | 2019 | Bazzano, G.; Ampollini, A.; Blasi, L.; Cardelli, F.; Cisbani, E.; De Angelis, C.; Delle Monache, S.; Mastrandrea, A.; Menichelli, F.; Nenzi, P.; Olivieri, M.; Palmerini, G. B.; Picardi, L.; Piccinini, M.; Ronsivalle, C.; Sabatini, M.; Vigli, F. | |
| An fpga-based risc-v computer architecture orbital laboratory on a pocketqube satellite | 2020 | Blasi, L.; Vigli, F.; Farissi, S. M.; Mastrandrea, A.; Menichelli, F.; Nascetti, A.; Olivieri, M. | |
| A RISC-V fault-tolerant microcontroller core architecture based on a hardware thread full/partial protection and a thread-controlled Watch-dog timer | 2020 | Blasi, L.; Vigli, F.; Cheikh, A.; Mastrandrea, A.; Menichelli, F.; Olivieri, M. | |
| Fault resilience analysis of a RISC-V microprocessor design through a dedicated UVM environment | 2020 | Barbirotta, M.; Mastrandrea, A.; Menichelli, F.; Vigli, F.; Blasi, L.; Cheikh, A.; Sordillo, S.; Di Gennaro, F.; Olivieri, M. |
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